Interface de ROM Externa para ZX81 (V)

MONTAJE 4

Este montaje basado en el chip 74ACT02 (CMOS), que es en realidad una variante del clon del ZX80 diseñado por wilco2009. Las ecuaciones que manejan las señales /MREQ y A14, muestran que /OE se activa cuando ambas señales están a 0, es decir cuando se está accediendo a la ROM. Este diseño es copia del clon del ZX80 de Grant Searle.

En la figura anterior se muestra el esquema de selección de la ROM en el clon del ZX80. La señal A14´ entra a la puerta 13 (74LS04) y se combina con la señal MREQ en la puerta 12 (74LS00). La señal 11 va hacia un multiplexor 74LS157 cuya salida se envía al pin 20 (/CS1) de la ROM del ZX81. La señal A14´ es la salida multiplexada de la señal A14 con GND.

/MREQ = 0; cuando el Z80 quiere comunicarse con la memoria, bien para leer o para escribir.

/ROMCS = 1; un dispositivo externo pone esta señal en alta para desactivar la ROM interna y también las “ghost”

/RFSH = 0; ciclo de refresco de la memoria activado en baja

/OE = 0; “Output Enable” se activa en baja

/CE = 0; “Chip Enable” se activa en baja

Con sonda lógica se analiza el ciclo de refresco:

A la vista de los resultados de la sonda lógica, se observa que durante el ciclo de refresco (/RSFH = 0), la señal /CE = 1, es decir la EPROM externa no está disponible, y las señales /REQ y /ROMCS se encuentran en valor 0, lo cual quiere decir que la ROM interna está activa y el Z80 puede acceder a la memoria. Del mismo modo, durante el ciclo de refresco, /RD = 0 lo cual es correcto.

Cuando no hay ciclo de refresco (/RFSH = 1), la EPROM se encuentra disponible (/CE = 0 y /ROMCS = 1) y los datos de la EPROM se encuentran disponibles (/OE = 0) cuando son requeridos (/MREQ = 0 y /RD =0). Las ecuaciones de la puerta NOR para /CE se cumplen. 

La otra ecuación de la puerta NOR para /OE también se cumple, ya que /OE replica la señal de /MREQ dado que A14 = 0 en todo momento.

Utilizando un componente TTL equivalente, como el 74LS02, apenas hay diferencias. Los ciclos son los mismos. A señal /RFSH está en alta menos tiempo que el componente CMOS, pero el resto de las señales responden de acuerdo a la señal de refresco.

Este mismo montaje se ha probado en otro ZX81 ya que el utilizado para pruebas dispone de ampliación interna de 16kB con SRAM. No obstante, en ninguno de los casos funciona.

Interface de ROM Externa para ZX81 (IV)

MONTAJE 3

Mismo esquema que el anterior, pero en este caso montaje al completo, incluyendo los chips 74HC374 (registro de flip-flops síncrono tipo D) y 74HC193 (contador binario) de tecnología CMOS.

En el chip 74HC374, las señales CLK y /OE son comunes a todos los flip-flops y se dispara por nivel alto del CLK. La señal /RD del ZX81 entra a CLK. Esta señal se encuentra en nivel alto en los ciclos T3 y T4, que es cuando se produce el refresco de las memorias, y por lo tanto provocando la activación del registro. Cuando /OE está a bajo nivel, el contenido de los 8 flip-flops se encuentra disponible a la salida. En el montaje, la conexión a GND garantiza esta disponibilidad. Por lo tanto, este chip garantiza el acceso a las líneas bajas del bus de direcciones (A3-A9) durante el ciclo de refresco.

El chip 74HC193 es un contador binario de 4 bits. Los datos se cargan cuando /LOAD (PE – pin 11) se encuentra a bajo nivel y cuando CLEAR (MR – pin 14) se encuentra igualmente a bajo nivel, algo que se garantiza con la conexión a GND de este último en el montaje. Con este esquema de conexiones, las entradas (D1 – D4) siempre están a alto nivel y las salidas (Q1 – Q3, Q4 no conectada) se activarán cuando NMI esté a bajo nivel, y por lo tanto /LOAD. Durante el proceso de generación del display, se genera una NMI cada vez que el Z80 deba ejecutar un scanline momento en el que se generará un pulso HSYNC.

De esta manera se controla el acceso a las líneas A0 a A2 del bus de direcciones. La razón por la cual la señal COUNT-UP (pin 5) se encuentra conectada a la señal HALT del ZX81 se desconoce. La instrucción HALT provoca que el Z80 ejecute NOPs hasta que se produzca una interrupción (NMI o INT). Durante la generación del display, se produce un HALT al final de cada línea.

Independiente del selector para A13, el montaje muestra caracteres incorrectos.

En el esquema, se cambian las D0 a D5 y D7 que van al 74HC374, por las líneas A3 – A9, pero solo cambia el patrón de pantalla.