Mismo esquema que el anterior, pero en este caso
montaje al completo, incluyendo los chips 74HC374 (registro de flip-flops
síncrono tipo D) y 74HC193 (contador binario) de tecnología CMOS.
En el chip 74HC374, las señales CLK y /OE son
comunes a todos los flip-flops y se dispara por nivel alto del CLK. La señal
/RD del ZX81 entra a CLK. Esta señal se encuentra en nivel alto en los ciclos
T3 y T4, que es cuando se produce el refresco de las memorias, y por lo tanto provocando
la activación del registro. Cuando /OE está a bajo nivel, el contenido de los 8
flip-flops se encuentra disponible a la salida. En el montaje, la conexión a
GND garantiza esta disponibilidad. Por lo tanto, este chip garantiza el acceso
a las líneas bajas del bus de direcciones (A3-A9) durante el ciclo de refresco.
El chip 74HC193 es un contador binario de 4 bits.
Los datos se cargan cuando /LOAD (PE – pin 11) se encuentra a bajo nivel y
cuando CLEAR (MR – pin 14) se encuentra igualmente a bajo nivel, algo que se
garantiza con la conexión a GND de este último en el montaje. Con este esquema
de conexiones, las entradas (D1 – D4) siempre están a alto nivel y las salidas
(Q1 – Q3, Q4 no conectada) se activarán cuando NMI esté a bajo nivel, y por lo
tanto /LOAD. Durante el proceso de generación del display, se genera una NMI
cada vez que el Z80 deba ejecutar un scanline momento en el que se generará un
pulso HSYNC.
De esta manera se controla el acceso a las líneas
A0 a A2 del bus de direcciones. La razón por la cual la señal COUNT-UP (pin 5)
se encuentra conectada a la señal HALT del ZX81 se desconoce. La instrucción
HALT provoca que el Z80 ejecute NOPs hasta que se produzca una interrupción
(NMI o INT). Durante la generación del display, se produce un HALT al final de
cada línea.
Independiente del selector para A13, el montaje
muestra caracteres incorrectos.
En el esquema, se cambian las D0 a D5 y D7 que
van al 74HC374, por las líneas A3 – A9, pero solo cambia el patrón de pantalla.
